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[verilog]

请教：actel fpga 如何

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楼主
502593045|  楼主 | 2014-7-24 15:18 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
Actel, FPGA, 时钟, PLL, verilog
请教大家，
       我用的是actel 的fpga。如何将外部输入时钟引到全局时钟呢？不用PLL或CCC。用verilog语言的原语，但不知道是啥，谢谢各位。

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沙发
lihongqiang| | 2014-7-26 01:34 | 只看该作者
你的系统是完全同步的嘛，，如果用全局时钟，，那把每个子系统的时钟输入都例化到顶层的clk,,,至于原语，，不太懂，，不过xilinx的原语是有一定格式的，，看看数据手册吧，，帮你顶下

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板凳
ljlljl3428| | 2014-8-14 15:40 | 只看该作者
不懂。

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地板
bestray| | 2014-9-1 11:10 | 只看该作者
那你得查查actel  的原语格式了

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5楼
baby111| | 2015-5-11 19:47 | 只看该作者
楼主，你好，问题解决了没？请联系我，linwenwww376@163.com，谢谢！

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