SDR SDRAM布线等长的2个问题

只看该作者 · 2014-7-27 16:46

问题（1）：在别的帖子中看到地址，控制和时钟一组，组内需要等长，数据不需要和时钟等长。前者好理解，为了满足建立时间和保持时间。那为什么数据和时钟不需要满足呢？看手册也是有建立时间和保持时间要求的。

问题（2）：一块画好的板子用FPGA控制一个SDR SDRAM，时钟和地址长度已经相差1000mil，按PCB 160ps/inch的延时计算，这个不等长和手册上要求的几纳秒的

建立时间和保持时间比，还是能忍受的。亲问这个1000mil不等长会有问题吗？