本帖最后由 294897997 于 2014-7-30 14:12 编辑
描述:
如图,是chipscope抓到的检测下降沿module的信号。
input_sig、falling_detect、output_sig是这个模块的三个信号。
input_sig是输入,falling_detect是独热码状态机,有三个状态1、2、4,output_sig是输出,检测到下降沿会生成一个周期的高脉冲。
cpu_cs这个信号顶层例化这个module时,直接与input_sig连接作为输入信号。
问题:
1、input_sig与cpu_cs不一致,理论上这两个信号直连,应该是一致的
2、状态机出现3这个状态,独热码只有1、2、4,不可能出现3这个状态
3、output_sig拉高两个周期,理论是一个周期
这个图里前面是出错的情况,后面是正常的情况,请各位大侠助我一臂之力! |