打印
[FPGA]

遇到一个时序问题,劳烦各位出手相助!

[复制链接]
1005|3
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
本帖最后由 294897997 于 2014-7-30 14:12 编辑



描述:
如图,是chipscope抓到的检测下降沿module的信号。
input_sig、falling_detect、output_sig是这个模块的三个信号。
input_sig是输入,falling_detect是独热码状态机,有三个状态1、2、4,output_sig是输出,检测到下降沿会生成一个周期的高脉冲。
cpu_cs这个信号顶层例化这个module时,直接与input_sig连接作为输入信号。

问题:
1、input_sig与cpu_cs不一致,理论上这两个信号直连,应该是一致的
2、状态机出现3这个状态,独热码只有1、2、4,不可能出现3这个状态
3、output_sig拉高两个周期,理论是一个周期

这个图里前面是出错的情况,后面是正常的情况,请各位大侠助我一臂之力!

QQ截图20140730135535.png (4.02 KB )

QQ截图20140730135535.png

相关帖子

沙发
294897997|  楼主 | 2014-7-30 14:10 | 只看该作者
刚才图片没有弄上来,想问下,怎么直接把图贴上来啊?

QQ截图20140730135535.png (4.02 KB )

QQ截图20140730135535.png

使用特权

评论回复
板凳
294897997|  楼主 | 2014-7-31 18:45 | 只看该作者
这个问题,我把cpu_cs这个信号寄存了一下,再输入,就解决了

使用特权

评论回复
地板
zhaojingzb| | 2014-8-6 15:46 | 只看该作者
那就是采样到亚稳态导致的

使用特权

评论回复
发新帖 我要提问
您需要登录后才可以回帖 登录 | 注册

本版积分规则

11

主题

34

帖子

1

粉丝