发新帖我要提问
返回列表
打印
[verilog]

DDR3功能仿真初始化失败

[复制链接]
3715|4
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
simonjason|  楼主 | 2014-8-1 19:19 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
DDR3, 功能仿真, 信号, 时钟, TEST
描述一下我的设计吧，多控制器（三个）的DDR3设计，就是简单的读写，三个一起读，一起写。
我用MIG3.9产生了IP，使用了user_design的代码进行了设计，然后想进行功能仿真验证代码的时序。
最后的顶层模块式这样的，输入时时钟和复位信号，输出时FPGA和DDR3的接口，然后建立了Testbench文件，给时钟，给复位信号，通过仿真发现，phy_init_done信号一直没有拉高，还请大家帮我分析一下可能的原因，谢谢了。
我的testbench文件只提供了时钟和复位信号，还有正常的例化，这会和它有关么?

使用特权

评论回复 赏

相关下载

相关帖子
沙发
jasondwd| | 2014-8-2 09:57 | 只看该作者
看看是不是仿真时间不够长

使用特权

评论回复 赏
板凳
simonjason|  楼主 | 2014-8-2 10:58 | 只看该作者
jasondwd 发表于 2014-8-2 09:57
看看是不是仿真时间不够长

实践足够了，这个问题已经解决了，谢谢关注啊

使用特权

评论回复 赏
地板
snoobby| | 2016-1-27 22:21 | 只看该作者
你好，我现在也在做FPGA控制DDR3的工程，上电初始化一直失败，显示local_cal_fail拉高，校准失败。能加个QQ好友请教一下关于DDR3配置方面的问题吗？项目改了几版了，很急。多谢了！我的QQ号：865878095.

使用特权

评论回复 赏
5楼
kecho| | 2018-11-28 15:09 | 只看该作者
simonjason 发表于 2014-8-2 10:58
实践足够了，这个问题已经解决了，谢谢关注啊

请问如何解决的？非常感谢

使用特权

评论回复 赏
返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

simonjason

2

主题

7

帖子

0

粉丝