verilog assign 用法问题

只看该作者 · 2014-8-4 14:52

刚接触verilog
请教一个问题。

由其他控制线产生的一个标志flag==1

assign IO = (flag==1)?
         IO1
         :IO2

我希望当产生标志时将IO1赋值给IO只操作一次。所以需要将flag清零。

类似如下C程序。
if(flag==1)
{
  flag=0;
  IO=IO1
}
else
{
  IO=IO2
}

请问verilog中怎样实现？

只看该作者 · 2014-8-5 10:45

是问题太简单，大家都不屑吗？

只看该作者 · 2014-8-6 21:43

flag应该是寄存器形式，你写的都是阻塞语句，应该按照时钟，来判断，用非阻塞语句编写。

只看该作者 · 2014-8-6 21:53

Flag的置位用的是哪个时钟驱动，复位也应该用那个时钟驱动。

只看该作者 · 2014-8-7 19:55

本帖最后由 llf021421 于 2014-8-7 22:38 编辑

参考代码如下：
reg flag_reg;
reg flag_reg_next;
//下面是一个D触发器
always @(posedge sysclk,negedge rst)
begin
  if(!rst)
flag_reg <= 0;
  else
flag_reg <= flag_reg_next;
end

//下面是D触发器组合逻辑输入电路
always @(*)
begin
  if(flag_reg == 1)
   flag_reg_next = 0;
  else
   flag_reg_next = flag_reg;
  end

//下面是D触发器的组合逻辑输出电路
always @(*)
begin
if(flag_reg == 1)
   IO = IO1;
else
   IO = IO2;
end

verilog assign 用法问题

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