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数据截位

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楼主
上官紫虞|  楼主 | 2014-8-12 17:38 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
HDL, verilog, VerilogHDL, verilo, hd
有20位的数据想将其截位到18位，怎么截位法，Verilog HDL怎么写？求各位大神帮帮忙

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沙发
gaochy1126| | 2014-8-14 22:56 | 只看该作者
可以举个例子说明一下么

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板凳
patrick007| | 2014-9-2 09:00 | 只看该作者
没有这样的内建功能。
可以自己做函数，
判断舍入位，
根据舍入方法做加法或者直接截取。
然后做溢出判断。

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地板
合体后代| | 2014-9-3 17:37 | 只看该作者
reg [19:0] data;
reg [17:0] data2;
assign data2 = data[17:0];
这就是截低位喽

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