发新帖我要提问
返回列表
打印
[FPGA]

数据截位

[复制链接]
1441|3
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
上官紫虞|  楼主 | 2014-8-12 17:38 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
HDL, verilog, VerilogHDL, verilo, hd
有20位的数据想将其截位到18位，怎么截位法，Verilog HDL怎么写？求各位大神帮帮忙

使用特权

评论回复 赏

相关下载

相关帖子
沙发
gaochy1126| | 2014-8-14 22:56 | 只看该作者
可以举个例子说明一下么

使用特权

评论回复 赏
板凳
patrick007| | 2014-9-2 09:00 | 只看该作者
没有这样的内建功能。
可以自己做函数，
判断舍入位，
根据舍入方法做加法或者直接截取。
然后做溢出判断。

使用特权

评论回复 赏
地板
合体后代| | 2014-9-3 17:37 | 只看该作者
reg [19:0] data;
reg [17:0] data2;
assign data2 = data[17:0];
这就是截低位喽

使用特权

评论回复 赏
返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

上官紫虞

13

主题

79

帖子

0

粉丝