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Verilog和VHDL的问题

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楼主
wangch_sh|  楼主 | 2014-8-24 17:54 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
verilog, VHDL, FPGA, PGA, vhdl语言
我想学习FPGA。至于学Verilog和VHDL语言，应该学哪一个呢？
貌似verilog用的多些，VHDL用的少。是不是？请指教，谢谢！

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沙发
andous| | 2014-8-24 20:45 | 只看该作者
两种语言没有本质的区别，用哪个都可以。以后根据自己的习惯而定

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板凳
wangch_sh|  楼主 | 2014-8-24 21:23 | 只看该作者
我想知道哪个用的广泛一些？

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地板
ococ| | 2014-8-25 08:50 | 只看该作者
国内verilog应该多一点。
欧美VHDL和verilog差不多。
IC设计公司verilog用的多一点。

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5楼
nethopper| | 2014-8-25 08:58 | 只看该作者
欧VHDL多些，美VERILOG多些

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6楼
wangch_sh|  楼主 | 2014-8-25 09:00 | 只看该作者
谢谢！

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7楼
bestray| | 2014-9-1 12:17 | 只看该作者
Verilog简单点，学会后，vhdl几个小时弄明白语法就会了

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8楼
zhulin| | 2014-9-1 13:43 | 只看该作者
我怎么觉得VERILOG更难学呢，VHDL语法严谨

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