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关于时序约束

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side8666|  楼主 | 2014-8-25 16:38 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
时序, FPGA, PGA, FPGA设计, pga设计
FPGA设计的整个流程中包括时序约束，时序分析这个环节。由于做FPGA的时间不长，对这个环节不怎么熟悉。
我想知道，如果我的singaltab ，能得到预期的效果。我是不是可以对时序约束，分析环节这个环节，做的稍微简单点，或者不做？

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