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关于时序约束

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side8666|  楼主 | 2014-8-26 09:21 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
时序, FPGA, PGA, FPGA设计, pga设计
FPGA设计的整个流程中包括时序约束，时序分析这个环节。由于做FPGA的时间不长，对这个环节不怎么熟悉。
我想知道，如果我的singaltab ，能得到预期的效果。我是不是可以对时序约束，分析环节这个环节，做的稍微简单点，或者不做？

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沙发
gaochy1126| | 2014-8-26 10:54 | 只看该作者
如果不是很复杂的设计，可以不做

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gaochy1126| | 2014-8-26 10:54 | 只看该作者
不约束可以满足大部分需要的

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地板
side8666|  楼主 | 2014-8-26 14:54 | 只看该作者
gaochy1126 发表于 2014-8-26 10:54
不约束可以满足大部分需要的

请问下！如果复杂点的。signaltab,正确。是不是可以不用做时序约束？

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5楼
gaochy1126| | 2014-8-27 14:38 | 只看该作者
是的。

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6楼
siyida| | 2014-8-30 09:53 | 只看该作者
学习

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7楼
bestray| | 2014-9-12 09:30 | 只看该作者
时序约束不过可能影响产品稳定性~

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