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[verilog]

请教双向端口顶层与底层连接的逻辑设计

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楼主
502593045|  楼主 | 2014-9-11 18:07 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
逻辑设计, 双向端口, os, se, AC

功能：分别选择一个模块，数据打通，选择另一个模块，另一个数据连通。

请教，这个功能如何用verilog语言实现呢？

我这样写可以吗？如下：
input choose;
assign data  = choose    ? data1 : data2;
assign data1 = choose    ? data  : 0    ;
assign data2 = (!choose) ? data  : 0    ;

谢谢！


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沙发
zwp0822| | 2014-9-18 23:12 | 只看该作者
你的“控制逻辑”就是一个多路器，只要第一条语句assign data  = choose    ? data1 : data2;就行了，后面2句删掉

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板凳
zwp0822| | 2014-9-18 23:14 | 只看该作者
从图上看你的信号是双向的，还应该有个三态控制

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