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VHDL怎么存储数据？？

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jlgcumt|  楼主 | 2014-9-19 11:27 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
VHDL, SIGNAL, verilog, verilo, 向量
小弟初学VHDL,在verilog里面我要存储一个8位的书的话用reg [7:0] data就行，综合结果也就是一组寄存器，在VHDL里面有没有类似的语句，看了一些代码，有的用signal data ：std_logic_vector,来存储数据，有的用bit向量来存储数据：
疑问1： signal 的综合结果是什么？ 不是跟verilog里面的wire综合出来是导线吗？
疑问2：位向量的综合结果是什么？

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沙发
ococ| | 2014-9-19 14:12 | 只看该作者
signal就可以。
综合结果跟定义没多大关系。
关键是有没有用时钟。

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板凳
jlgcumt|  楼主 | 2014-9-19 17:56 | 只看该作者
ococ 发表于 2014-9-19 14:12
signal就可以。
综合结果跟定义没多大关系。
关键是有没有用时钟。

我要在一个设计中有需要参数需要外部修改，在使用过程中可能会一直用这些参数，我怎么存储这些参数？

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地板
andous| | 2014-9-19 23:15 | 只看该作者
这些参数可以通过顶层引入。怎么存储这个也深入理解FPGA的逻辑单元你就明白了。

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5楼
jlgcumt|  楼主 | 2014-9-20 18:48 | 只看该作者
andous 发表于 2014-9-19 23:15
这些参数可以通过顶层引入。怎么存储这个也深入理解FPGA的逻辑单元你就明白了。 ...

我的参数可能随时改变的，这样怎么做？

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6楼
andous| | 2014-9-20 22:08 | 只看该作者
呵呵，那就不叫参数了，那叫变量。

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