发新帖我要提问
返回列表
打印

VHDL程序的仿真测试文件

[复制链接]
1154|5
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
CY0904030105|  楼主 | 2014-9-27 12:01 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
仿真测试, VHDL程序, 编写, verilog, 编码
工程使用VHDL编码的，在对其进行仿真的时候，能不能用verilog语言编写的测试文件对其进行仿真，还是必须用VHDL编写测试文件。

使用特权

评论回复 赏

相关下载

相关帖子
沙发
ococ| | 2014-9-27 21:45 | 只看该作者
可以用verilog写tb文件

使用特权

评论回复 赏
板凳
CY0904030105|  楼主 | 2014-9-27 23:51 | 只看该作者
ococ 发表于 2014-9-27 21:45
可以用verilog写tb文件

用verilog写tb文件，对VHDL代码仿真

使用特权

评论回复 赏
地板
McuPlayer| | 2014-9-27 23:57 | 只看该作者
当然可以Verilog和VHDL混合使用

使用特权

评论回复 赏
5楼
ococ| | 2014-9-28 08:48 | 只看该作者
CY0904030105 发表于 2014-9-27 23:51
用verilog写tb文件，对VHDL代码仿真

是的，可以！

使用特权

评论回复 赏
6楼
ling_better| | 2014-9-29 13:06 | 只看该作者
可以的

使用特权

评论回复 赏
返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

CY0904030105

66

主题

254

帖子

5

粉丝