21ic电子技术开发论坛 › 单片机与嵌入式系统 › FPGA论坛 › Spartan6 DDR控制器calib_done无法拉高
返回列表 发新帖我要提问

[FPGA] Spartan6 DDR控制器calib_done无法拉高

[复制链接]
1696|2
 楼主| 596863302 发表于 2014-9-30 19:37 | 显示全部楼层 |阅读模式
spartan6, ddr控制器, 信号, PLL, 供电
各位大神，想向大家请教个问题，我在用spartan6 的MCB控制DDR，仿真时一切都OK。可是上板子后，就发现calib_done信号一直不拉高。系统复位信号正常，PLL也正常lock了，测量给DDR的时钟信号正常，供电也正常，然后真的是没有头绪了，还恳请大神指点一下~谢谢~
回复

收藏 举报

相关帖子
beandy 发表于 2014-10-2 16:37 | 显示全部楼层
兄弟 你的DDR的问题解决了吗 我最近也在调这个，也遇到相同的问题了。加qq互相交流一下。QQ 475975189 验证是：王超
回复

收藏 举报

andous 发表于 2014-10-8 12:19 | 显示全部楼层
这个应该没有那么困难吧
回复

收藏 举报

返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

596863302

3

主题

3

帖子

0

粉丝
快速回复 在线客服 返回列表 返回顶部