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FPGA链接DSP外部总线的问题

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side8666|  楼主 | 2014-10-7 11:33 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
本帖最后由 side8666 于 2014-10-7 11:37 编辑

项目中有DSP外部总线链接FPGA。FPGA进行DSP数据总线的采样。
我把数据直接链接到FIFO中
dsp_fifo dsp_fifo_uut(
        .data(dsp_dat),
        .rdclk(ddr_clk),
        .rdreq(rdreq),
        .wrclk(dsp_clk),
        .wrreq(wrreq),//if(dsp_cs==1'b0 && dsp_we_down)
                      //wrreq<=1 else wrreq<=0;     采样时钟是dsp_clk.                  
        .q(fifo2ddr_data),
        .rdempty(rdempty),
        .rdusedw(),
        .wrfull(wrfull)
        );
还有一个是方式是:
always @ (posedge clk_200m)
        begin
                if(!rst_n)
                        begin
                                reg_dsp_dat<=0;
                        end
                else
                        begin
                                if(reg_dsp_cs==1'b0 && dsp_we_down )
                                        begin
                                                reg_dsp_dat<=dsp_dat;
                                                wrreq<=1'b1;
                                        end
                                else
                                        wrreq<=1'b0;
                        end
        end
       
       

dsp_fifo dsp_fifo_uut(
        .data(reg_dsp_dat),
        .rdclk(ddr_clk),
        .rdreq(rdreq),
        .wrclk(clk_200m),
        .wrreq(wrreq),
        .q(fifo2ddr_data),
        .rdempty(rdempty),
        .rdusedw(),
        .wrfull(wrfull)
        );
不知道,这个两个采样哪个好。

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沙发
side8666|  楼主 | 2014-10-7 11:34 | 只看该作者
这个方式有什么缺陷没有。

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