本帖最后由 side8666 于 2014-10-13 13:26 编辑
项目中有DSP外部总线链接FPGA。FPGA进行DSP数据总线的采样。
我把数据直接链接到FIFO中
dsp_fifo dsp_fifo_uut(
.data(dsp_dat),
.rdclk(ddr_clk),
.rdreq(rdreq),
.wrclk(dsp_clk),
.wrreq(wrreq),//if(dsp_cs==1'b0 && dsp_we_down)
//wrreq<=1 else wrreq<=0; 采样时钟是dsp_clk.
.q(fifo2ddr_data),
.rdempty(rdempty),
.rdusedw(),
.wrfull(wrfull)
);
还有一个是方式是：
always @ (posedge clk_200m)
begin
if(!rst_n)
begin
reg_dsp_dat<=0;
end
else
begin
if(reg_dsp_cs==1'b0 && dsp_we_down )
begin
reg_dsp_dat<=dsp_dat;
wrreq<=1'b1;
end
else
wrreq<=1'b0;
end
end
dsp_fifo dsp_fifo_uut(
.data(reg_dsp_dat),
.rdclk(ddr_clk),
.rdreq(rdreq),
.wrclk(clk_200m),
.wrreq(wrreq),
.q(fifo2ddr_data),
.rdempty(rdempty),
.rdusedw(),
.wrfull(wrfull)
);
不知道，这个两个采样哪个好。
其中，dsp_dat是DSP的外部总线直接连接
dsp_clk是DSP的外部时钟
dsp_cs,dsp_we_down,分别是DSP的片选，写使能下降沿
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