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[FPGA] cyclone ii IP核 PLL倍频问题

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 楼主| raoxianbin 发表于 2014-10-10 20:01 | 显示全部楼层 |阅读模式
cyclone, ip核, 倍频, PLL, 时钟
如题，调用用EP2C8的PLL  IP核，遇到一个奇怪的问题，外部用的晶振是50M，想倍频到100M给外部的SDRAM使用，管脚分配没问题，遇到的问题是，无法输出100M的频率，只要不是50 M的整数倍就有时钟输出，例如 80M   等  ，       用modelsim仿真能出。想问下这是什么问题呢
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zhaojingzb 发表于 2014-10-11 09:17 | 显示全部楼层
器件支持输出这么高的频率吗？
还有管脚是否支持
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 楼主| raoxianbin 发表于 2014-10-11 09:39 | 显示全部楼层
zhaojingzb 发表于 2014-10-11 09:17
器件支持输出这么高的频率吗？
还有管脚是否支持

支持，100M以上的频率照样也能有频率输出
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 楼主| raoxianbin 发表于 2014-10-11 11:21 | 显示全部楼层
有遇到一样问题的人吗   麻烦解答下  谢谢！！
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