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当周期信号上升沿来时，如何用时钟对其进行计数

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xaorry|  楼主 | 2014-10-11 08:49 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
信号, 时钟, POS, se, os
本帖最后由 xaorry 于 2014-10-11 13:09 编辑

当posedin 上升沿来临时，如何用clk_in信号对其计数，在posedin 一个周期内，当计数到4时，计数置0。

2014-10-11_084813.png (1.94 KB )

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沙发
aozima| | 2014-10-11 11:47 | 只看该作者
每个 clk_in 都读取一下 posedin 当检测到上0变1时，count++

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板凳
xaorry|  楼主 | 2014-10-11 13:10 | 只看该作者
aozima 发表于 2014-10-11 11:47
每个 clk_in 都读取一下 posedin 当检测到上0变1时，count++

这样是经过4个posedin的上升沿才会计到4，我要求在一个posedin的周期内计到4

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地板
aozima| | 2014-10-11 15:08 | 只看该作者
自己把逻辑改下不就能实现？

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5楼
wjddyj| | 2014-10-11 16:04 | 只看该作者
是我理解能力差么？对其计数？其是posedin么？又要在一个posedin周期计数到4？

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6楼
aozima| | 2014-10-11 16:23 | 只看该作者
wjddyj 发表于 2014-10-11 16:04
是我理解能力差么？对其计数？其是posedin么？又要在一个posedin周期计数到4？ ...

估计想实现延时效果

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7楼
habc987| | 2014-10-11 23:42 | 只看该作者
应该是想实现延时效果

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