当周期信号上升沿来时，如何用时钟对其进行计数

登录 · 发表于 2014-10-11 08:49

本帖最后由 xaorry 于 2014-10-11 13:09 编辑

当posedin 上升沿来临时，如何用clk_in信号对其计数，在posedin 一个周期内，当计数到4时，计数置0。

发表于 2014-10-11 11:47

每个 clk_in 都读取一下 posedin 当检测到上0变1时，count++

发表于 2014-10-11 13:10

aozima 发表于 2014-10-11 11:47
每个 clk_in 都读取一下 posedin 当检测到上0变1时，count++

这样是经过4个posedin的上升沿才会计到4，我要求在一个posedin的周期内计到4

发表于 2014-10-11 15:08

自己把逻辑改下不就能实现？

发表于 2014-10-11 16:04

是我理解能力差么？对其计数？其是posedin么？又要在一个posedin周期计数到4？

发表于 2014-10-11 16:23

wjddyj 发表于 2014-10-11 16:04
是我理解能力差么？对其计数？其是posedin么？又要在一个posedin周期计数到4？ ...

估计想实现延时效果

发表于 2014-10-11 23:42

应该是想实现延时效果

[verilog] 当周期信号上升沿来时，如何用时钟对其进行计数