allegro遇到的奇怪问题

-66 · 2014-10-29 14:27

问题如图

图1

图2

1.图1中那条粗线本来是10mil的，10mil的线画是与旁边不同网络的线接触时会有DRC错误，但是等10mil线布好后，我把其宽度改成20mil，这时线明显和其他网络线重叠了，为什么却没有DRC错误了呢？
2.图二中放置这个大via的时候，via明显和其他不同网络的焊盘重叠了，为什么没有DRC错误呢？