频率锁定
在闭环模式下频率锁定分两大部：首先，粗值阶段，控制逻辑找到正确的粗值并输出频率到接近正确频率。在粗值锁定，DFLL锁定在粗值比特组在电源和时钟状态寄存器中(PCLKSR.DFLLLOCKC).
其次，细值阶段，控制逻辑调整细值在DFLLVAL.FINE中，所以输出频率就很接近希望的频率值了。在细值锁定时，DFLL锁定在细值比特（PCLKSR.DFLLLOCKF）在电源和时钟状态寄存器中被设置。
中断产生于PCLKSR.DFLLLOCKC和PCLKSR.DFLLLOCKF如果INTENSET.DFFLLOCKC或者INTENSET.DFLLOCKF被置1.
CLK_DFLL48M 准备好可以使用时，DFLL准备好比特(PCLKSR.DFLLRDY)在电源和时钟状态寄存器中被设置,但是输出频率的精确度依靠是什么锁定被设置.至于锁定时间，请参考"Electrical Characteristics"
频率错误测量
当DFLL48M运行在闭环模式时。CLK_DFLL48M_REF和CLK48M_DFLl的比率是自动测量的，两个不同的比率值存在DFLLMUL.MUL并存在于DFLL Multiplication Ratio Difference 比特组里，在DFLL值寄存器中。
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