读出的数据串少了前半部分,后半部分也少了

2万 · 2014-11-8 12:14

我用68013通过FIFO的方式与外部FPGA进行通信,采用通道2, 因FPGAP 这边读FIFO是被控制的, 并不是FIFO有数据就一直会读, 测试时发现,当FIFO有数据时,FPGA马上去取数据就,能正常读出数据,当FIFO存入数据后,FPGA因其它的原因等待一段时间去读FIFO时, 读出的数据串少了前半部分,后半部分也少了

2万 · 2014-11-8 12:15

当上位机再发一次数据到FIFO时呢

2万 · 2014-11-8 12:17

FPGA马上读出时, 前一个数据包的后半部分读出来了,再加上新的数据包的前半部分也读出来, 后面发数据包就是重复的这样

2万 · 2014-11-8 12:19

看看你的读信号使能SLOE和SLRD的控制对不对

2万 · 2014-11-8 12:20

还有就是把EP2设成4缓冲, 当向USB-FIFO写入两个数据包的数据后,再启动FPGA去读时, 这时读出的数据全是零

2万 · 2014-11-8 12:22

读写FIFO的时序有问题

2万 · 2014-11-8 12:24

但我设为FIFO有数据FPGA立刻去读时,能正常读出数据

只看该作者 · 2014-11-8 12:25

不懂，帮顶了吧

2万 · 2014-11-8 12:26

建议用示波器查看一下相关引脚的时序，多半是你的控制逻辑出了问题。

2万 · 2014-11-8 12:28

好的，我知道了

1万 · 2014-11-8 21:41

又是68013！！难道就没有大神给大家出个教程么？

读出的数据串少了前半部分,后半部分也少了

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