建立时间和保持时间的值大小固定吗？

发表于 2014-11-14 10:36

请问各位高手：
建立时间和保持时间的值大小固定吗？它们的值大小是由什么决定的呢？是由器件本身的物理特性决定的吗？
谢谢

发表于 2014-11-17 00:26

建立时间和保持时间是对寄存器来讲的，是寄存器的参数。时序电路中的时序关系要满足寄存器的建立时间和保持时间

发表于 2014-11-17 13:47

llf021421 发表于 2014-11-17 00:26
建立时间和保持时间是对寄存器来讲的，是寄存器的参数。时序电路中的时序关系要满足寄存器的建立时间和保持 ...

谢谢你的回答，我想再请问下，建立时间和保持时间这两个参数的值是固定不变的吗，如果想看这两个值的大小，在altera或者xilinx的开发环境中如何查看呢

发表于 2014-11-18 22:45

这个我不太清楚，最近在看TimeQuest时序分析，你可以学习这方面的内容，就很清楚了

发表于 2014-11-21 15:39

一般手册里有提到，工艺不同也不一样。

发表于 2014-12-2 09:47

有时序分析报告吧

发表于 2014-12-20 23:17

这个跟工艺有关系

发表于 2015-1-6 23:27

书上说建立时间和保持时间是器件的固有属性，是不是可以理解为：某个特定器件的建立保持时间为某一个特定的值，但是quartusII 的 timequest里面既可以设置时钟的周期，同时好像还可以设置建立和保持时间的大小这又是为什么呢，是不是在固定的时间基础上的附加值呢？感觉和书上说的不一样啊，还是理解错了呢》？

我的qq ：786389811 留给联系方式交流下哇

发表于 2015-1-13 17:37

触发器的参数，以D触发器为例，在触发器的时钟沿的前后，数据在D端稳定保持的时间，之前就是建立时间，之后就是保持时间。
如果不足建立时间和保持时间，数据不能稳定输出到Q端。这个时间实际上也就制约了两个触发器之间的逻辑电路的延时，也就限制了FPGA的最大工作时钟了。
一般时序不满足时，就要简化两个触发器之间的逻辑，当然也可以在这个两个触发器之间插入一个触发器。
为了想在已定的工作频率下，完成更多的事，可以采用流水线的设计。

[FPGA] 建立时间和保持时间的值大小固定吗？

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