16.6.8.4 初始化，使能，失能和复位
FDPLL96M使能是通过向DPLL控制寄存器A(DPLLLCTRLA.ENABLE)使能比特写一个1。FDPLL96M失能是通过向DPLLCTRLA.ENABLE.写零。FDPLL96M输出时钟CK在模式使用和DPLL状态寄存器中DPLL锁定状态比特(DPLLSTATUS.LOCK)为1时频率稳定。当DPLLCTRLB.LTIME不同于0,使用用户定义的锁定时间验证锁定操作。在这种情况下,锁的时间常数。如果DPLLCTRLB.LTIME重置,锁信号有关状态的DPLL,锁定时间取决于过滤器选择和最终目标频率。
当DPLLCTRLB.WUF设置,快醒来模式被激活。在这种模式下启用了时钟门控单元的的启动时间。当时,最后的频率是不稳定的,因为它仍在收购期间,但它允许节省几毫秒。第一次收购后,DPLLCTRLB.LBYPASS表明如果锁信号被丢弃时钟的控制时钟CLK_FDPLL96M生成输出。
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