24
824
2585
初级工程师
使用特权
41
1014
3113
中级工程师
FSL_TICS_A 发表于 2014-12-1 10:53 你好,楼主! 建议通过逻辑分析仪,比较一下在Debug和正常RUM模式下, 读写EEPROM的时钟逻辑有何不同或者有 ...
50
2439
7427
luofeng2g 发表于 2014-12-3 09:01 问题出在延时上! debug时延时是够的,在正常运行时延时不够了。
FSL_TICS_Robin 发表于 2014-12-3 09:19 楼主你好 请问Debug时全速运行和正常运行结果也不一样吗?
发表回复 本版积分规则 回帖后跳转到最后一页
人才类勋章
时间类勋章
发帖类勋章
等级类勋章
5
扫码关注 21ic 官方微信
扫码关注嵌入式微处理器
扫码关注21ic项目外包
扫码关注21ic视频号
扫码关注21ic抖音号
本站介绍 | 申请友情链接 | 欢迎投稿 | 隐私声明 | 广告业务 | 网站地图 | 联系我们 | 诚聘英才 | 论坛帮助
京公网安备 11010802024343号