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新手求解 verilog中的生成块语句 的意思

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楼主
烦恼的维特|  楼主 | 2014-12-21 12:53 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
verilog, Gen, TE, ge, FOR
generate for 好理解，但是 generate if 和generate case 这2个语句 怎么理解？

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沙发
烦恼的维特|  楼主 | 2014-12-21 13:18 | 只看该作者
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