发新帖我要提问
返回列表
打印
[verilog]

请教Verilog中case书写用法

[复制链接]
1697|2
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
s_h_q|  楼主 | 2015-1-6 22:54 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
verilog, verilo, se
本帖最后由 s_h_q 于 2015-1-7 21:42 编辑

请教各位大神一下case语句的用法，
case(cnt)
3'd0:a<= 3'd0;
3'd1:a<=3'd1;
3'd2,3'd3,3'd4:a <= 3'd2;
3'd5: a<= 3'd4;
default: a<= 3'd6;
endcase

上述语句的第4行，"3'd2,3'd3,3'd4:a <= 3'd2;"可否写成"3'd2-3'd4:a <= 3'd2;"
或者有无如VHDL中类似"x2 to x4"的书写方法，不用将2，3，4用逗号隔开全部列出来

先谢过诸位

使用特权

评论回复 赏

相关下载

相关帖子
沙发
wanghengwch| | 2015-1-9 11:21 | 只看该作者
应该不行吧

使用特权

评论回复 赏
板凳
littbi| | 2017-12-17 11:19 | 只看该作者
不行吧，你这样是减号

使用特权

评论回复 赏
返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

s_h_q

1

主题

1

帖子

1

粉丝