把ic芯片的输出同时连接到CPLD输入管脚( altera公司 MAX2 EPM240T100C5N )和DSP芯片的GPIO输入管脚上,该输出信号忘记接上拉电阻了，导致我CPLD下载程序后,ic芯片的输出电平由高电平变为了低电平。CPLD芯片不下载程序时,IC芯片的输出是高电平。我希望得到的结果是维持ic芯片的高电平不被拉低。
我试图在CPLD输入管脚设置弱上拉,该问题基本解决,但是我在不断上电重启过程中,发现有时候该管脚还是会变成低电平。
CPLD的输出管脚比较多,我设置的电平模式都为lvcmos33电平,输出驱动电流设置,8mA。
像请教一下，通过什么方法，不让他上电有时候被拉低呀？谢谢大家！
我觉得或许修改CPLD的输出管脚电平模式,或驱动电流会有所改善，但是我不知道设置什么电平会好点！ 谢谢 |
楼主
标题置顶
标题高亮
