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DSP对异步存储器的--读时钟ARE的频率 是怎么控制的呢？

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zhaironghui|  楼主 | 2015-1-14 10:20 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
异步, DSP, 存储器, 时钟, 控制
具体应用情况:
5509A DSP 的CE1空间外接了一个异步存储器（FIFO），由DSP提供的异步读时钟 ARE 的频率是怎么控制的呢？是主频/(建立时间+选通时间+保持时间)吗？  当然这三个时间可由相关寄存器配置。
比如主频设为144MHz，建立时间为2个CLK周期，选通时间为5个CLK周期，保持时间为1个CLK周期，那么ARE 频率=144/（2+5+1）=18MHz 吗？

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沙发
zhangmangui| | 2015-1-14 23:18 | 只看该作者
忘了   你看看手册里面的时序吧   

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zhaironghui|  楼主 | 2015-1-15 16:13 | 只看该作者
本帖最后由 zhaironghui 于 2015-1-15 18:50 编辑

昨天和师兄用示波器观察了下，通过改变  建立时间、选通时间、保持时间，的确可以改变ARE的频率，读每个数据时 CLK，CE1，ARE 的变化都正常，ARE在CE1变低之后紧接着变为低电平。但两个连续的CE1低电平之间的时间为什么那么长？

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地板
zhaironghui|  楼主 | 2015-1-21 18:46 | 只看该作者
已解决。还是TI售后给力。

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5楼
firstblood| | 2015-1-22 18:58 | 只看该作者
是啊，TI售后的都非常认真负责的。我一般遇到啥问题的就找他们相关技术人员的。

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