本帖最后由 lllaaa 于 2015-1-14 14:13 编辑
在quartus里面怎么做约束能告诉quartus保证这几根线的信号要做到延迟一致？
实际情况是这样
- reg [15:0] shift;
- always @(posedge refclk10M)
- begin
- shift <= {shift[14:0], trigger};
- end
- assign pin1 = shift[3];
- assign pin2 = shift[5];
我用10M信号给进来之后，测量得到pin1，pin2沿之间差异并不是200ns。而是198ns。因此想补偿这个差异。时间用频率计和示波器都确认过确实是198ns。测试的时候都用的同一个10M作为参考。
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