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FPGA回放正弦波及输出正弦波的畸变问题

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以马内利3005|  楼主 | 2015-1-15 10:55 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
FPGA, PGA, 正弦波, AC, ROM
FPGA内接收数据后再回放正弦波，波形有很多毛刺，特别是波峰和波谷处，什么原因呢？


在FPGA内生成一个ROM，存放正弦波数据，读取后输出，波形基本正确，但仍然有很多畸变，像是突发式的，何解啊，求指导！！

感谢大虾们！

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沙发
以马内利3005|  楼主 | 2015-1-15 15:26 | 只看该作者

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板凳
以马内利3005|  楼主 | 2015-1-19 22:08 | 只看该作者
已解决！

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地板
chenzhi658| | 2015-1-23 15:37 | 只看该作者
以马内利3005 发表于 2015-1-19 22:08
已解决！

什么问题？怎么解决的

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5楼
以马内利3005|  楼主 | 2015-1-26 22:23 | 只看该作者
chenzhi658 发表于 2015-1-23 15:37
什么问题？怎么解决的

时序问题。。。数据存在个别错位。

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6楼
以马内利3005|  楼主 | 2015-1-26 23:46 | 只看该作者
风魔小象 发表于 2015-1-23 20:34
楼主分享经验啊

不使用always @(posedge BCLK)语法，而是用系统时钟来锁定BCLK的上升沿，拉高某寄存器电平（一个系统时钟周期），每检测到一次上升沿传输一个数据，即可。

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7楼
富富嘟嘟| | 2019-11-17 16:50 | 只看该作者
以马内利3005 发表于 2015-1-26 23:46
不使用always @(posedge BCLK)语法，而是用系统时钟来锁定BCLK的上升沿，拉高某寄存器电平（一个系统时钟 ...

什么意思呀

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8楼
GavinZ| | 2019-11-19 22:06 | 只看该作者
时序约束要做。

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9楼
以马内利3005|  楼主 | 2021-3-3 16:24 | 只看该作者
富富嘟嘟 发表于 2019-11-17 16:50
什么意思呀

毕业后就没弄了，全都忘记了

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10楼
以马内利3005|  楼主 | 2021-3-3 16:25 | 只看该作者
GavinZ 发表于 2019-11-19 22:06
时序约束要做。

可否详解一下约束方法？感谢。

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11楼
GavinZ| | 2021-3-6 09:21 | 只看该作者
以马内利3005 发表于 2021-3-3 16:25
可否详解一下约束方法？感谢。

软件手册里都有你要详解的内容。

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