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[CPLD] CPLD使用原理图设计时，使用两个非门会被优化掉吗？

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 楼主| U201015703 发表于 2015-1-19 18:56 | 显示全部楼层 |阅读模式
CPLD, 原理图, FPGA, PGA, 编译
鄙人刚学CPLD/FPGA，原理图设计过程中，想实现一个延时功能，准备通过两个非门实现，现在问题是，编译过程中使用两个非门会被优化掉吗？有没有哪位大侠知道
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