12.5.1.3 GPCM时序
在这样一种情况下，系统包含的存储层次包好了高速的同步存储器（SDRAM,同步SRAM)以及低速的异步存储器（FLASH EPROM和外围），GPCM控制的存储器应该用缓冲器加以隔离以减少总线上的容性负载。但这些缓冲器必须对时序的影响应该加以考量。
为了计算慢速外围/存储器地址建立时序，有几个参数必须要加以考虑：地址锁存的传输延时，缓冲器的延时以及外围的地址建立时间。一般情况下2个传输延时大约为3～6ns，所以对于一个133Mhz总线频率来说，LCS#应该在3个总线周期以后到达。
对于数据时序，只需考虑缓冲延时加上实际数据建立时间即可。
12.5.2 总线周转时间（bus turnaround）
因为局部总线中使用了复用的地址、数据线，那么在总线周转过程中必须对一些特殊情况加以考虑，以下是几种必须考虑的情况：
1. 读周期后的地址相位
2.地址相位后的读数据相位
3.对校验的保护存储空间的读-调整-写周期
4.带额外地址周期的UPM周期
在下面的情况中总线不需要改变方向，所以不需要特别的给以留意：
1.在第一个节拍后的连续突发操作
2.地址相位后的写数据相位
3.写之后的地址相位
12.5.2.1 Address phase after previous read
一个读周期中，存储器/外围驱动总线并且总线收发器驱动LAD。在数据被采样以后，外围设备的输出驱动器必须被禁止。这可能要花点时间，对于慢速设备而言GPCM的EHTR属性或者UPCM的可编程性都应该保证这些设备都已经停止驱动总线，在LBC存储控制器结束总线周期的时候。
这种情况下，在前一个周期结束以后，LBCTL变高并且改变总线收发器的方向。LBC插入一个总线周转周期以避免竞争。这时候外围设备已经将其数据信号至于高阻状态从而避免竞争的出现。
12.5.2.2 地址相位后的读数据相位
在地址相位期间，LAD驱动地址线并且LBCTL为高，在同一方向驱动总线收发器。在地址相位结束以后，LBCTL变低并且改变总线收发器的方向。在Tdis（LB)时间后LBC将LAD信号置为高阻。在Ten（LB)以后LBCTL有它新的状态，因为这是个异步输入，收发器在Ten时间后开始驱动这些信号。系统设计者必须保证：Ten（LB)+Ten（transceiver）>Tdis（LB）以避免总线冲突。
12.5.3 接口不同宽度的端口设备
LBC支持8位，16位，32位数据端口。但是总线要求数据传输端口的宽度必须是一定的。一个32位的端口必须接在D[0:31]上，一个16位宽度的端口必须接在D[0:15]上，而一个8比特的端口必须接在D[0:7]上。局部总线总是尝试在所有的总线周期传输最大数量的数据。
12.5.4 与SDRAM接口
12.5.4.1 局部总线接口到SDRAM的能力
多个LCSn信号意味着可以同时支持多个SDRAM设备。这意味着如果LCS0保留用于GPCM连接FLASH存储器的话，LCS1~7都可以用于SDRAM的连接。如果多个片选信号配置用于SDRAM的连接的话，那么每个SDRAM都必须拥有相同的端口宽度以及时序参数，这就意味着所有的选项寄存器ORn都必须完全一样。所有的SDRAM都共享SDRAM模式寄存器LSDMR，以及LSRT和MPTPR。
刷新周期=LSRTxMPTPR[PTP]/system Frequency
12.5.4.2 SDRAM支持最大数量
数据端口宽度是可编程的，但是一下的理智使用了局部总线的所有32比特总线宽度。32比特宽度要去4个SDRAM设备（每个8比特宽度）并行连接到LBC。如果128Mbit设备利用的，1个片选提供128Mb/设备X4=64MB.如果4个片选编程用于SDRAM接口，这就有256MB。如果256Mb的SDRAM用于接口，那么总共有512MB的存储空间。相应的接口4片512Mb的SDRAM，那么有1GB的存储空间。
12.5.4.3 SDRAM机制的限制
12.5.4.3.1 bank选择复用的情况下最大行数目的分析
LSDMR[BSMA]用于复用BANK选择地址。BSMA域和相应的地址复用关系如下：
000 LA12-LA13
001 LA13-LA14
.....
111 LA19-LA20
注意LA12是LAD12的锁存值。
BANK选择的最高地址信号可以和LA[12:13]复用，这限制了行地址信号为LA[14:31].对于一个32位的端口（最大的局部总线的宽度），LA[30:31]未连接，最大的行宽度是【14：29】。局部总线SDRAM支持15个行，这对所有的设备都满足了。
12.5.4.3.2 bank选择信号
基于页插入方式允许bank信号和高阶的地址线复用以为将来的升级预留足够的空间。举例，用户可以将LA[14:15]与bank选择信号复用，而降LA16留给地址信号以获得更大的存储空间。系统设计者可以设计一个板卡，它既可以满足目前SDRAM设备又可以与将来的新的设备兼容，而不用重新设计板卡。
12.5.4.3.3 128MB SDRAM接口
硬件连接关系：
那么SDRAM的组织关系是这样的：
. 32比特端口以：4x8x32Mbit组成
.每个设备拥有4个BANK，13行，10列地址线。
那么逻辑地址应该是：
在地址相位，SDRAM地址端口应该是出现这样的信号：
即在LA[17:29]出现的是逻辑地址中的行地址信号A[5:17],LA[15:16]出现的是bank选择信号，也就是逻辑地址中的A[18:19].
在读/写命令中端口地址配置是这样的：
LA[20:29]代表的是逻辑地址中的列地址线A[20:29],LA[15:16]仍然是bank选择信号。
以下为配置寄存器列表：
12.5.4.3.5 512MB SDRAM接口
该例子使用MT48LC644A2FB实现512MB的存储空间扩展。
. 32比特端口8X4X64Mbx2片选信号
. 每个设备4个BANK，13根行地址线，11根列地址线。
逻辑地址分配如下：
下面的参数： COLS=100,11 列地址线
ROWS=100,13地址线
在地址相位空间，SDRAM地址端口设置如下：
因为内部bank选择线设置的为与LA[15:16]复用，LSDRM[BSMA]设置为011.
在读写命令下的地址端口设置为：
图12-41显示的是寄存器的配置。PSRT,MPTPR为显示，但是应该根据期间的刷新要求进行设定：
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