一上电各个引脚就是高电平

2万 · 2015-1-29 19:17

如题，如何保证一上电各个引脚就是高电平。

2万 · 2015-1-29 19:17

在main函数执行之前？

2万 · 2015-1-29 19:18

是的

2万 · 2015-1-29 19:43

初始化时用程序写进去，强制拉高！

只看该作者 · 2015-1-29 19:43

楼上正解。

2万 · 2015-1-29 19:46

在配置里把端口设置为输入，然后再在程序里把端口设为输出

2万 · 2015-1-29 19:46

上电后在运行main前，端口是输入的配置，运行main（在程序配置运行后）后，端口为输出的配置。

2万 · 2015-1-29 19:47

哦，直接在配置里把端口设为输出有什么区别

2万 · 2015-1-29 19:48

一直是输出的配置。

2万 · 2015-1-29 19:49

是这样的，程序中需要根据调速把在一个端口输出不同占空比的pwm波形，如果我在配置中就配置为输入，程序中改输出，那么出来的波形正常。

2万 · 2015-1-29 19:49

如果我直接在配置中就配置为输出，观察波形时，就有毛刺信号

2万 · 2015-1-29 19:50

过一会儿就会有一个？

2万 · 2015-1-29 19:50

嗯，不拧调速把时就有。对于这个不太理解为什么。

只看该作者 · 2015-1-29 19:51

没做过，帮顶了

2万 · 2015-1-29 19:52

管脚外部加上拉电阻，

2万 · 2015-1-29 19:52

我觉得楼主可以用示波器看一下片子上电时 VDDA 和 VDDD的波形。

2万 · 2015-1-29 19:54

嗯，如果 VDDA滞后 VDDD 那么 IO口在上电时会有毛刺出现。

2万 · 2015-1-29 19:54

对，如果VDDA的上电时序早于VDDD或者相同， IO 设置成 Pull-up resister 模式应该就能保证一上电IO输出就为高。

2万 · 2015-1-29 19:55

好的，我知道了