发新帖我要提问
返回列表
打印
[FPGA]

inout双向口之间的赋值问题

[复制链接]
873|0
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
牛牛电子|  楼主 | 2015-2-25 16:07 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
inout, ST, ic, logic, TI
entity TEST is

port
(
                sel          : in std_logic;
                data_a    : inout std_logic_vector(15 downto 0);
                data_b    : inout std_logic_vector(15 downto 0);
                data_c    : in std_logic_vector(15 downto 0);
);
end entity;

data_a、data_b为双向口 ，data_c为输入。
如何实现：当sel为1时 data_a和data_b能双向通讯，当sel为0时将data_c赋值给data_a输出。
VHDL或者verilog都行.      非常感谢

使用特权

评论回复 赏

相关下载

相关帖子

返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

牛牛电子

4

主题

16

帖子

0

粉丝