[FPGA] inout双向口之间的赋值问题

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牛牛电子 发表于 2015-2-25 16:07 | 显示全部楼层 |阅读模式
entity TEST is

port
(
                sel          : in std_logic;
                data_a    : inout std_logic_vector(15 downto 0);
                data_b    : inout std_logic_vector(15 downto 0);
                data_c    : in std_logic_vector(15 downto 0);
);
end entity;

data_a、data_b为双向口 ,data_c为输入。
如何实现:当sel为1时 data_a和data_b能双向通讯,当sel为0时将data_c赋值给data_a输出。
VHDL或者verilog都行.      非常感谢
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