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DSP和FPGA的时钟信号如何产生？

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huangchui|  楼主 | 2015-2-27 19:10 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
DSP, 时钟信号, FPGA, 控制, 倍频
我做的一个基于DSP的系统中，DSP做主处理器，控制着整个系统，包括信号处理，整体调度等；选择了一块Xilinx的FPGA做FIFO UART和系统的逻辑控制和译码。DSP的时钟输入为15MHz,经过内部的PLL倍频为较高频率，FPGA需要25M或一下的时钟输入。

我的问题是DSP和FPGA的时钟信号如何产生？

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沙发
shimx| | 2015-2-27 19:12 | 只看该作者
可以用同一块有源晶振

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板凳
huangchui|  楼主 | 2015-2-27 19:21 | 只看该作者
如果可以是否影响时钟信号的质量？

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地板
zhanghqi| | 2015-2-27 19:23 | 只看该作者
如果分别用一块晶振的话，对真个系统的时序控制是否会有影响？

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5楼
zhanghqi| | 2015-2-27 19:24 | 只看该作者
如果分别用一块晶振的话，对真个系统的时序控制是否会有影响？

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6楼
wyjie| | 2015-2-27 19:26 | 只看该作者
都可以，关键是时钟同步问题。试试用一个晶振吧！

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7楼
lizye| | 2015-2-27 19:27 | 只看该作者
不用缓冲时不行的，回带来很多意想不到的后果，建议加个时钟芯片

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8楼
jiahy| | 2015-2-27 19:27 | 只看该作者
系统中要求多个不同频率的时钟信号时,首选可编程时钟芯片;

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9楼
jiahy| | 2015-2-27 19:28 | 只看该作者
单一时钟信号时,选择晶体时钟电路;

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10楼
jlyuan| | 2015-2-27 19:29 | 只看该作者
多个同频时钟信号时,选择晶振;

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11楼
jlyuan| | 2015-2-27 19:29 | 只看该作者
尽量使用DSP片内的PLL,降低片外时钟频率,提高系统的稳定性

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12楼
yszong| | 2015-2-27 19:30 | 只看该作者
C6000、C5510、C5409A、C5416、C5420、C5421和C5441等DSP片内无振荡电路,不能用晶体时钟电路;

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13楼
yszong| | 2015-2-27 19:30 | 只看该作者
VC5401、VC5402、VC5409和F281x等DSP时钟信号的电平为1.8V,建议采用晶体时钟电路

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14楼
jiahy| | 2015-2-27 19:31 | 只看该作者
楼上补充的好

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15楼
huangchui|  楼主 | 2015-2-27 19:32 | 只看该作者
哦，我知道啦

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16楼
angerbird| | 2015-2-27 20:57 | 只看该作者
同步时钟是很复杂的啊

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17楼
lovecat2015| | 2015-2-28 17:13 | 只看该作者
用一块有源晶振就可以了

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18楼
edishen| | 2015-2-28 18:06 | 只看该作者
最好是用高性能的时钟buffer

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