发新帖我要提问
返回列表
打印

看看搜到的这篇**里的锁相环部分

[复制链接]
2118|5
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
xzm0662|  楼主 | 2007-4-9 15:33 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
CPU, PLL, 精度, 定时器, 时钟
现在多数的CPU允许的输入频率都低于20兆，主要依靠PLL产生主时钟。
而定时器等单元往往也挂在基于主时钟的PCLK上。
有些cpu即使支持timer外部输入时钟，允许的频率上限也很低。
在很多应用中，需要精确的计时，为了保证精确计时，往往要使用优于1ppm的恒温或者温补晶振。
但是如果这些精确的时钟信号在CPU中经过PLL处理，它的精度，稳定度又该如何计算呢？
如果不使用PLL，外部提供的时钟信号在很多CPU上只允许使用很低的频率了。好像有些cpu就不允许外部输入的时钟。

使用特权

评论回复 赏

相关下载

相关帖子
沙发
xwj| | 2007-4-9 16:02 | 只看该作者

只要PLL正确锁定，误差可以视为0，既只取决于晶振的精度

使用特权

评论回复 赏
板凳
zgl7903| | 2007-4-9 16:55 | 只看该作者

理论上是等同于晶振的精度和稳定度，

但是还要看PLL的相噪，主要取决于PLL的环路滤波器带宽，如果环路滤波器带宽比较宽，则容易入锁，但是相位噪声大，反之亦然。
如果要求高精度时钟，最好是对晶振直接或分频使用，这样的稳定度是最优的。

使用特权

评论回复 赏
地板
xzm0662|  楼主 | 2007-4-9 19:24 | 只看该作者

理论是理论啊。但是我考虑毕竟是VCO输出的频率

VCO本身就处在不断调节的过程中，也就是说存在相位噪声，对频率微观上应该是有影响的，就是不知道影响有多大

使用特权

评论回复 赏
5楼
zgl7903| | 2007-4-9 20:41 | 只看该作者

看看搜到的这篇**里的锁相环部分

http://www.wanfangdata.com.cn/qikan/periodical.Articles/tcykzxb/tcyk2000/0001/000113.htm

使用特权

评论回复 赏
6楼
xzm0662|  楼主 | 2007-4-9 22:31 | 只看该作者

多谢楼上了，虽然我还是不太懂

使用特权

评论回复 赏
返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

xzm0662

35

主题

163

帖子

0

粉丝