在我的电路中，用CPLD芯片EPM7128S来扩展ARM44B0的IO口，
其中EPM7128直接与74LVT16245的A PORT连接，
EPM7128的VCCIO用3.3V供电，VCCINT用5V供电，
74LVT16245是3.3V供电，其接口能兼容5V的信号，
打算采用CPLD的输出来控制74LVT16245的OE, DIR脚，
同时74LVT16245的A PORT上全部连接CPLD剩余的其它IO引脚。
现在问题是，没焊上74LVT16245之前，EPM7128S工作正常。
但是焊上74LVT16245之后，EPM7128明显有点烫手……
不知道这是什么原因造成的？
另外，EPM7128S的DATASHEET提到 开漏输出选项（Open-Drain Output Option）
具体应该在哪里可以选用此选项？是在 Quartus II的PIN PLANER里面设置管脚的IO STANDARD里设置吗？
在IO STANDARD里面可以选择IO口的电平类型有：TTL, LVTTL, LVCMOS |
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