[FPGA] 求助,RTL视图中模块没有连线

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 楼主| qq470373513 发表于 2015-4-26 18:38 | 显示全部楼层 |阅读模式
我用Verilog写了3个模块,其中一个通过IP核调用的简单双口RAM,可是当我在顶层把例化后查看RTL视图,发现RAM的输出和另一个模块之间没有连线,例化没有问题,第一次用FPGA做项目,现在板子没有到,不能上板调试,困扰我两天了,求各路大神指点指点啊。
 楼主| qq470373513 发表于 2015-4-26 18:49 | 显示全部楼层
这个是截图,求大神们指点

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yulunna 发表于 2015-4-26 20:23 | 显示全部楼层
顶层例化不多的话,可以贴出来看下
 楼主| qq470373513 发表于 2015-4-26 22:38 | 显示全部楼层
yulunna 发表于 2015-4-26 20:23
顶层例化不多的话,可以贴出来看下

这是顶层例化程序:

//simple dual RAM
rom i_rom (
  .clka(clk_seri), // input clka
  .wea(wea), // input [0 : 0] wea
  .addra(addra), // input [1 : 0] addra
  .dina(dina), // input [31 : 0] dina
  .clkb(clk_modu), // input clkb
  .enb(enb), // input enb
  .addrb(addrb), // input [6 : 0] addrb
  .doutb(doutb) // output [0 : 0] doutb  1位输出
);


//exsource
exsource i_exsource (
         .clk_modu(clk_modu),
    .modu_sel(modu_sel),
    .rst(rst),
         .doutb(doutb),
    .doutb1(doutb1),
    .doutb2(doutb2)
    );


         
//profile pin instance         
profile_ctrl i_profile_ctrl (
    .modu_sel(modu_sel),
    .cfg_done(cfg_done),
    .doutb1(doutb1),
    .doutb2(doutb2),
    .profile(profile)
    );


endmodule
 楼主| qq470373513 发表于 2015-4-26 22:38 | 显示全部楼层
例化程序及RTL问题截图

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 楼主| qq470373513 发表于 2015-4-26 22:44 | 显示全部楼层
求大神解答~~~
yulunna 发表于 2015-4-26 23:15 | 显示全部楼层
1、输出端口要连接到一个输入端口,不可以直接单独多个输出口连接。2、连接的网络线要声明线型如:wire a; wire [7:0]data;:lol
 楼主| qq470373513 发表于 2015-4-27 00:00 | 显示全部楼层
yulunna 发表于 2015-4-26 23:15
1、输出端口要连接到一个输入端口,不可以直接单独多个输出口连接。2、连接的网络线要声明线型如:wire a;  ...

这些我都有声明的。
 楼主| qq470373513 发表于 2015-4-27 00:04 | 显示全部楼层
大神们,出来帮帮我吧,谢谢谢谢了~~~~~~~~~~~
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