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VERILOG里面else if语句最多能有多少个？

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楼主
ysdx|  楼主 | 2015-5-7 17:19 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
verilog, se, 时钟, 解码, FOR
一个特殊应用，收到对方的一个10位随机数，然后按照这个值对一个数据流做不同方式解析。这样我只能用
if (a==0) ****
else if(a==1)****
else if(a==2)****
......
来解决。但是这玩意都1024个else if呢。也太多了吧。


由于解码时钟是120MHZ，（一个时钟来一位数据，要求按照位解码），又没有办法用FOR循环的方式做。有什么好方式呢？
如果能够支持1024个 else if我也认了。哪位知道？谢谢！

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相关帖子
沙发
ysdx|  楼主 | 2015-5-7 17:23 | 只看该作者
实际中用CASE好些。但是1024个case行嘛？

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板凳
雪夜虫子| | 2015-5-7 21:53 | 只看该作者
本帖最后由 雪夜虫子 于 2015-7-23 08:49 编辑

...

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地板
Projectaker| | 2015-5-7 23:30 | 只看该作者
可以是可以，没有语法错误的是可以的。如何安排你的逻辑是重要的

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5楼
sahh| | 2015-5-17 00:00 | 只看该作者
用ROM。10位随机数作为地址，相应的输出先定义好在ROM里面。 然后，不同的输入就有不同的输出了

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6楼
habc987| | 2015-6-10 17:03 | 只看该作者
用ROM不一定符合他的要求

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7楼
会飞的猪Kevin| | 2015-6-11 16:41 | 只看该作者
利用寄存器转化为并行的运算

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