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用GPIO控制时序

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楼主
shuifenzi|  楼主 | 2009-2-20 13:36 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
IO控制, 时序, GPIO, FPGA, PGA
    现在想用ARM7的GPIO口和FPGA通信，FPGA中烧得是一个编解码器的verilog代码，仿真波形符合要求，综合通过。本来想得很简单，写个软件驱动也就是实现verilog的测试文件功能就可以了，哪知道软件代码写好了不是这回事。两边时钟统一了，能接收到FPGA那边的反馈信号，但接收到的解码数据就是不对。
    后面考虑到了执行指令也需要时钟周期，想把这个计算进去，但感觉时间很难控制，希望高手指点。

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沙发
阿南| | 2009-2-20 20:25 | 只看该作者

用GPIO口输出精准的时序？要采用定时中断不

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板凳
shuifenzi|  楼主 | 2009-2-23 12:45 | 只看该作者

要采用定时中断

但指令的操作周期感觉也要考虑

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