关于PAL输出显示的问题

只看该作者 · 2015-6-25 22:30

对于50Hz的模拟视频经过模数转换进入FPGA，加上一些算法后控制输出，现在由于某些原因我没办法保证我的输入视频是严格的20ms一个周期，但是这个误差不是很大，肯定不会影响最后PAL输出的有效数据，只是会影响消隐信号的长度，现在有什么办法能让它显示的效果好一点吗？现在的现象是如果差的稍微大一点图像就会有一些抖动。

不知道我的描述清不清楚。。谢谢

2万 · 2015-6-26 09:02

本帖最后由雪夜虫子于 2015-7-23 08:47 编辑

...

只看该作者 · 2015-6-28 21:07

雪夜虫子发表于 2015-6-26 09:02
1、CVBS信号经过video decoder一般是解出27MHz时钟和BT.656的并行数据。你能说说“我没办法保证我的输入视 ...

可能是我没说清楚，是这样：我的板子是FPGA给探测器生成时钟来读取探测器的数据，它经过AD后出来的不是bt656数据，然后现在我的上一级系统给我一个周期为20ms的外同步来控制我视频的读取，但是它又没办法保证它给的这个外同步是严格的20ms。

单纯让我FPGA生成当然可以保证严格的20ms，但是现在是另一块板子上给的信号。我是现在要给他们提设计要求，但是不能提的太严格，怕达不到，所以想尽量放宽这个精度。

谢谢

只看该作者 · 2015-6-28 22:42

你要用专用解码芯片解码，一般的ad会出问题的
如果只能用一般ad需要加个视频同步分离器，加个视频锁相环，用锁相环输出的时钟作为ad采样时钟

只看该作者 · 2015-6-28 22:42

你要用专用解码芯片解码，一般的ad会出问题的
如果只能用一般ad需要加个视频同步分离器，加个视频锁相环，用锁相环输出的时钟作为ad采样时钟

2万 · 2015-6-29 09:08

本帖最后由雪夜虫子于 2015-7-23 08:46 编辑

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