通用数字块UDB的PLD模块

只看该作者 · 2015-6-30 18:06

   PLD的宏单元结构如下图所示。
      宏单元的输出驱动布线阵列，输出能被寄存或者组
合。
      寄存模式是带有真或取反输入的D触发器，在输入
高和低之间进行切换。输出寄存器能被设置或者复位用
于初始化，或者在布线信号的控制下进行异步操作

只看该作者 · 2015-6-30 18:07

从图中可以看出，PLD有12个输入，送入到8个乘
积项。
每个乘积项（AND功能）可以有1到12个输入，
在一个给定的乘积项里，可以选择每个输入真值（T）
或互补（C）。
乘积项然后求和（OR功能）产生PLD输出。一个
和可以来自1-8个乘积项。

只看该作者 · 2015-6-30 18:08

在驱动布线阵列外，来自PLD的宏单元输出映射到
地址空间，作为一个8位只读UDB工作寄存器，该寄存
器能被CPU直接访问。

只看该作者 · 2015-6-30 18:09

从上图可以看到，数据通道包含一个8位单周期
ALU，比较和条件产生逻辑。
数据通路模块优化用于实现嵌入式的功能，比如
定时器，计数器，积分器，PWM，PRS，CRC，移位器
和死区生成器等。

只看该作者 · 2015-6-30 18:11

1. 工作寄存器
数据通道包含6个基本的工作寄存器，通过CPU或
DMA访问。下表给出工作寄存器的功能和描述。

只看该作者 · 2015-6-30 18:12

2. 动态数据通道配置RAM
      动态配置能基于每个周期，在序列器的控制下，改变
数据通道的功能和内部的配置。
   这种动态的配置通过使用8字x16位的配置RAM（用于
存放8个16位宽度的配置）实现。输入到RAM的地址控制
顺序，能来自任何块连接到UDB的布线阵列，比如：PLD
逻辑、I/O引脚或者这个（其它）数据通道的输出。
      ALU执行8种通用的功能，其中包括：递增、递减、
加、减、逻辑与、逻辑或和逻辑异或和通过。
   独立于ALU操作，也可使用下面功能：左移、右移、
交换、按位或屏蔽。

只看该作者 · 2015-6-30 18:14

3. 条件
每个数据通道有两个比较器（位屏蔽选项）。比较操
作数包含两个累加器和两个数据寄存器（取决于配置）。
其它条件包括0检测、所有为1检测和溢出。这些条件是数
据通道基本的输出，选择哪个条件驱动输出到UDB布线阵
列。条件计算能与相邻的UDB链接在一起来操作一个较宽
的数据宽度（而不需要使用布线资源）。
4. 可变MSB
算术和移位功能的最高有效位能通过程序指定。这
支持可变的CRC和PRS功能，与ALU输出屏蔽相结合，能
实现任意宽度的定时器，计数器和移位模块。

只看该作者 · 2015-6-30 18:16

5. 内建CRC/PRS
数据通道内建支持单周期任意宽度和任意多项式的
循环冗余校验码CRC的计算和伪随机序列PRS的生成。
多于8位的CRC/PRS功能可以通过和PLD的结合来实
现，或者内建链将其功能扩展到相邻的UDB。
6. 输入/输出FIFO
每个数据通道包含两个四字节深度的FIFO，能被独立
的配置为输入缓冲区（系统总线写到FIFO，数据通道读
FIFO），或者输出缓冲区（数据通道写到FIFO，系统总
线从FIFO读）。FIFO产生可选择的状态作为数据通道的
输出，能被驱动到布线，与序列器、中断或DMA相互作
用。下图给出了一个FIFO的配置。

只看该作者 · 2015-6-30 18:17

图片

只看该作者 · 2015-6-30 18:19

链接
数据通道能被配置来链接条件和信号，比如与相邻
的数据通道的进位和移动数据以创建更高精度的算
术、移位、CRC/PRS功能。
时分复用
在过采样或不需要高速时钟的应用中，数据通道中的
单个ALU能有有效地和两组寄存器和条件生成器共享。从
ALU的进位和移出数据存在寄存器中，在随后的周期能作
为输入。这样就在8位的数据通道上提供了16位的功能。

只看该作者 · 2015-6-30 18:20

数据通道I/O
提供了6个输入和输出将数据通道连接到布线矩阵。
来自布线的输入为布线通道操作所提供的配置，在每个周
期内将被执行，同时这些来自布线的输入也提供了串行数
据的输入。输入能来自其它的UDB块，其它外设，芯片引
脚等。到布线的输出能来自所产生的条件和串行数据输
出。输出能连接到其它的UDB块，其它外设，中断和
DMA控制器，I/O引脚等。

只看该作者 · 2015-6-30 18:22

状态和控制模块的目的是用来协调CPU固件和内部的
UDB操作。