一个语法问题

登录 · 发表于 2017-3-30 15:25

   是这样，我原来用的芯片是Spartan-3AN 系列的XC3S700AN，现在换成了Spartan6 系列的XC6SLX16。换了之后原来在
XC3S700AN的跑的好好的程序现在编译不过去了，出现了如下图所示的错误：

      acc0 和 val10 这两个变量都是std_logic_vector类型的，不同的是acc0 是32位的，而val10是16位的，所以这个错误是不是
由于我把32位的数据赋值给了一个16位的变量造成的，如果是该怎么修改呢。

发表于 2017-9-8 14:23

没人理我

发表于 2017-9-8 14:25

问题处理好了，VHDL里面不同位长的变量是不能直接进行赋值运算的，得绕电路，比如用个‘&’什么的。

发表于 2017-9-8 14:27

试试就知道。

发表于 2017-9-8 14:30

玄德发表于 2017-9-8 14:27
试试就知道。

恩试过了，好久前的帖子了。现在重新回来随便把贴结了

发表于 2017-9-8 14:32

玄德发表于 2017-9-8 14:27
试试就知道。

不懂是不是还不太熟悉VHDL的原因，感觉VHDL用起来各种局限.

发表于 2017-9-8 14:34

我用verilog，印象里这种情况只会告警，不会报错。
VHDL不清楚了。

可能主要是平台的关系吧。

[VHDL] 一个语法问题

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