CY7C68013A usb芯片fpga通讯问题求助

发表于 2021-12-22 13:36

用的是cy官方例程调试，从电脑发送数据12345678，fpga接收数据只接收了16位1234，后面的数据不发送了，请教各位是什么问题

发表于 2021-12-22 14:58

信息感觉有点少

用的哪一个官方的历程, 看图片应该是slave fifo的模式, 同步还是异步, 同步的话, 需要提供时钟IFCLK, 异步的话, 不用提供IFCLK时钟, ,应该是SLRD的边沿读取数据,
上位机用的是API二次开发做的, 还是用的官方control panel那个工具
如果是官方的, 是如何设置
确定PC发送了12345678么, 可以用抓包工具抓一下看看, 确认是否发出去
下位机芯片是否接到完整的数据
FlagA这个是fifo什么标志,EF,FF,PF,极性是高有效还是低有效。

登录 · 发表于 2021-12-22 15:37

wsmysyn 发表于 2021-12-22 14:58
信息感觉有点少
用的哪一个官方的历程, 看图片应该是slave fifo的模式, 同步还是异步, 同步的话, 需要提 ...

用的官方slave fifo程序，固件，调试工具。同步模式，fpga输出ifclk，
flagA是EP2EF，默认极性，flagA一直为高是不是数据一直在端口里没输出出来？

发表于 2021-12-22 17:02

衣露申发表于 2021-12-22 15:37
用的官方slave fifo程序，固件，调试工具。同步模式，fpga输出ifclk，
flagA是EP2EF，默认极性，flagA一 ...

官方的例程, USB固件和FPGA的代码都是官方的么？没有任何修改？
看上位机上设置应该没问题,
flagA默认是低有效, 看波形应该非空的,

登录 · 发表于 2021-12-22 17:55

wsmysyn 发表于 2021-12-22 17:02
官方的例程, USB固件和FPGA的代码都是官方的么？没有任何修改？
看上位机上设置应该没问题,
flagA默认是 ...

因为板子上的io口不够，我把循环程序里的判断条件删掉了，直接运行IFCONFIG = 0x03; //external clock input, Slave FIFO interface

这段程序，看起来是判断IO同步时序用的，不知道有影响吗？

发表于 2021-12-22 20:18

衣露申发表于 2021-12-22 17:55
因为板子上的io口不够，我把循环程序里的判断条件删掉了，直接运行IFCONFIG = 0x03; //external clock i ...

done_frm_fpga这是一个临时变量还是输出到IO上的一个信号？
看下边的IOC bit0会输出一个信号到fpga看起来是, 这个信号有处理么？如果只执行了ICONFIG=0x03是不是其他的没执行过？
另外你用的是56pin的还是100pin的, 56pin没有IOC。。。100/128pin才有PC port

发表于 2022-3-2 15:26

官方的固件配置的是异步模式。不要修改了，我试过同步模式，仅仅修改几个寄存器，看上去能工作，实际上大数据量时就会出错。
我的体验时这个芯片非常难用。可以选择FTDI的，比这烂东西好用百倍。

发表于 2022-5-12 16:22

还行吧，之前做过USB八通道数据采集卡，就用的这个68013A芯片，没出现丢数错数的情况（当然，调试了很久）。架构是CY7C68013A+SPARTAN6+AD7606

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