SERDES運用有問題

发表于 2012-12-25 22:09

我想學習SERDES的使用。所以想以800MHZ進(內頻200MHZ)800MHZ出。
我的電路是結合IDELAY_>ISERDESE2->OSERDES2,但模擬出來的訊號只有前幾個CLOCK是對的，
後面的就亂掉了！是否一定得接fifo來做為中間的橋樑呢？

发表于 2012-12-26 22:43

不需要啊。你是仿真？

发表于 2012-12-28 11:49

不需要的，也许是你的配置有问题，

发表于 2012-12-28 13:41

:lol会不会又是逻辑门控时钟

发表于 2012-12-28 22:34

发表于 2013-1-2 23:42

謝謝回覆,因為我的頻率算錯。我採用DDR的模式,所以Iserdes的輸出或頻率加倍就改善了這個問題。

发表于 2013-1-3 12:00

如果用 Xilinx 16个I/O 输出 1G的并行速率，内部应该设备设置？如何计算输入时钟？用的viretx-5

[verilog] SERDES運用有問題