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[Verilog HDL] 请教VHDL 设计错误.

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 楼主| 弄月书生 发表于 2007-4-17 11:09 | 显示全部楼层 |阅读模式
VHDL, FPGA, ni, rc, ST
我引入FPGA的数据总线上连接了好几个可读写的寄存器.但是出现了着个错误.哪个师兄帮忙想办法改正下.<br />ERROR:Xst:528&nbsp;-&nbsp;Multi-source&nbsp;in&nbsp;Unit&nbsp;&ltMAOLO&gt&nbsp;on&nbsp;signal&nbsp;&ltodata&lt2&gt&gt
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 楼主| 弄月书生 发表于 2007-4-17 11:15 | 显示全部楼层

难道要将数据总线输入与输出分开

  
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lsdf2002 发表于 2007-4-20 16:13 | 显示全部楼层

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从错误上看好像是odata（2）不只有一个源，可能是有2条以上的线与它连接了，或者是线的名字重名了，呵呵，仅仅是建议一下了
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