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不客气。<br />一：配图有错。即是说：CPU的地址线A2接到存储器芯片的地址线A0。<br /><br />二：<br />您的第二个问题，只说说我的个人理解，仅供您参考。<br />实际上，在读访问时，有效地址也比有效数据先出现至少一个周期。<br />假设有效地址一出现，有效数据同时出现，那么这是不可能的。您应该清楚世界上没有这么快的存储器，也不合常理。所以，有效地址必然比有效数据先出现，必然要经过一段过渡期，才能认为出现的数据是有效数据。<br /><br />再考虑到存储器读写周期计算的最小单位是cclk，那么从设计者的角度考虑，拟定一个时序图，预期有效地址比有效数据先出现一个或2个等整数个cclk是完全可以理解的。
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楼主
