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  • 今天天气不错,挺风和日丽的。。。 回复
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  • 单位relabo
  • 职位硬件工程师
  • 个人主页http://
  • 城市湖北省 武汉市
  • 学历本科
  • 工作职责设计开发工程

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错误收集 2017-08-08
ERROR:Xst:2035 - Port <clk> has illegal connections. This port is connected to an input buffer and other components. 选中synthesize,然后process->p ...
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使用Emeditor编辑HDL的简易设置 2017-08-07
Emeditor是轻便但功能丰富的编辑器,但是从官网下载的并没有自带HDL语法库(版本17.0.2),需要从官网另外下载语法文件。 例如搜索verilog会出现如下图所示的文 ...
(532)次阅读|(0)个评论
ise14.7环境下spartan-6的9K Block RAM问题的解决 2017-08-01
如图所示添加一条map指令convert_bram8,Xilinx对此有详细的官方说明
(416)次阅读|(0)个评论
再次在下载器驱动上翻车,这次是vivado 2017-07-20
折腾了两天都没把bit用jtag方式下载进basys3去 驱动在这里 装一下就好 \Vivado\2015.2\data\xicom\cable_drivers\nt\digilent\install_digilent.exe ...
(12465)次阅读|(0)个评论
热爱FPGA 嵌入式 Hifi 2017-05-22
希望有朝一日我能实现自我价值吧...
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