21ic电子技术开发论坛 › verilog › 相关帖子
verilog 标签:

verilog

最新发表 / 热门讨论

 版块 作者 回复/查看 最后发表
基于verilog设计的秒表
verilog ，时钟 ，FPGA ，hz ，信号测试
数字广电 王一冰 2012-12-13 0 1522 王一冰 2012-12-13 20:15
新手求教，Verilog 写的抢答器 attach_img
抢答器 ，verilog ，ck ，AC ，ov
EDA 技术 jim727 2012-12-12 10 2056 zhaorj8780 2013-1-16 18:59
verilog学习五点经验分享
verilog ，RS ，ST ，ge ，时钟
EDA 技术 FangTT 2012-12-11 5 1996 bill_shi68 2013-5-10 20:13
verilog学习五点经验分享 digest
verilog ，代码 ，信号 ，硬件 ，调试
FPGA论坛 FangTT 2012-12-11 61 19300 changwan1 2017-4-16 18:24
新手求助大家 attach_img
脉冲 ，verilog ，Verilog语言 ，verilo
FPGA论坛 spspssp 2012-12-11 2 1025 cuianbin 2012-12-11 20:10
Verilog HDL语言always块未声明positive或negative导致的时钟不对准 attach_img digest
时钟 ，verilog ，Positive ，negative ，hdl语言
FPGA论坛 FangTT 2012-12-9 5 2501 薇儿安蓝 2013-1-30 13:52
ISE打开verilog工程无法显示源文件问题 attach_img
verilog ，源文件 ，verilo ，se ，AC
FPGA论坛 RaiseCom 2012-12-9 8 1857 GoldSunMonkey 2012-12-14 22:27
求解verilog attach_img
verilog ，AD ，module ，AC ，DM
FPGA论坛 fengyiyong 2012-12-6 15 1825 whio 2012-12-13 16:28
求解verilog
verilog ，AD ，module ，DM ，代码
ZLG fengyiyong 2012-12-6 0 1358 fengyiyong 2012-12-6 22:56
如何将自己写的VHDL/verilog模块封装成IP核?
ip核 ，verilog ，VHDL ，封装 ，App
FPGA论坛 onenavigator 2012-12-6 2 2242 hawksabre 2012-12-6 21:31
PSOC 能够使用Verilog 写自定义的外色吗？ attachment
PSOC ，SOC ，verilog ，verilo ，ps
英飞凌MCU论坛 yoyofair 2012-12-6 4 1551 PSoC小子 2012-12-6 20:32
请大家看看我的小i程序有什么问题(请尽量指出)
C语言 ，HDL ，LED ，verilog ，VerilogHDL
FPGA论坛 pihois 2012-11-30 7 1607 jahnson066 2012-12-4 12:11
FPGA求助
FPGA ，HDL ，hd ，verilog ，VerilogHDL
FPGA论坛 gibenlin 2012-11-30 4 971 seavend0603 2012-12-4 08:41
Verilog HDL---复杂数字系统的构成
HDL ，verilog ，数字系统 ，控制 ，电路
FPGA论坛 mucanhin 2012-11-30 6 1747 GoldSunMonkey 2012-12-2 20:07
verilog_FPGA实例 attachment
FPGA ，PGA ，verilog ，verilo
FPGA论坛 liugp25 2012-11-29 6 1923 bulonghu 2013-1-5 16:44
新手使用FPGA中遇到的问题请教
FPGA ，信号 ，inout ，verilog ，编程
FPGA论坛 wuhaidianzi 2012-11-28 4 2057 Backkom80 2012-11-29 08:03
用verilog写两个数差的绝对值
verilog ，verilo ，AD
FPGA论坛 wrigleymint 2012-11-27 8 3436 hawksabre 2012-11-30 18:39
求助：verilog的ODDR2使用问题
verilog ，DDR ，ST ，TE ，AI
FPGA论坛 wrigleymint 2012-11-27 1 3344 wrigleymint 2012-11-27 17:01
verilog 不可综合语句
verilog ，TI ，阻塞 ，se ，阻塞赋值
FPGA论坛 dwananqinyan 2012-11-27 11 1960 hawksabre 2012-12-6 21:32
在verilog中用assign赋值错误原因
verilog ，lh ，ST ，state ，TE
FPGA论坛 gibenlin 2012-11-30 2 1954 loansat 2012-11-30 17:03
1 ...252627282930313233... 57下一页