PCB设计常见规则及基本原则
2026-10-1 14:47
- EDA 技术
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模拟地 AGND、数字地 DGND 不要到处分割；**单点接地（磁珠 / 0Ω 电阻）**，不要多处跨分割走线。 ...
地层尽量紧邻信号层，减小介质厚度，降低阻抗、抑制串扰。
信号回流路径尽量短，回流走参考平面，不是绕很远；高速信号要做**阻抗控制**。 ...
信号走线尽量在完整地平面上方；不要在参考地上面随意开槽，尤其高速 / 时钟线下方。 ...
按功能分区：电源区、数字逻辑区、模拟区、接口区。**模拟和数字分开，减少串扰**。 ...
去耦电容紧贴芯片电源引脚；晶振靠近 MCU/FPGA 时钟脚；CAN 收发器靠近端子。缩短关键信号路径。 ...
布局决定 80% 性能。先放核心器件、接口、电源，再放外围阻容；**先大后小，先核心后外设**。 ...
FIFO学习
2026-10-6 10:31
- EDA 技术
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普通 FIFO 通常 rd_en 拉高后，下一个时钟才输出数据。
FIFO 不改变 平均速率 ，只能缓冲突发流量。如果写平均速率持续大于读平均速率，FIFO 一定会写满。 ...
FWFT 和普通 FIFO 时序混用，导致读数据错位。
读使能和 empty 要组合判断；写使能和 full 组合判断， 不要单独只靠 empty/full，不做使能约束 。 ...
很多 IP 核 FIFO 自带这两个信号，实际数据流控制优先用 almost 信号。
FIFO 里面没有数据，不能读；满：FIFO 存满，不能再写
**同步 FIFO：读写共用同一个时钟**，逻辑简单，**无跨时钟域问题**。
**异步 FIFO：写时钟 wr_clk、读时钟 ...
没有地址指针给外部直接访问，只能**写入口，读出口**，不能随机读取中间数据。 ...
CAN总线接口电路
2026-10-1 14:30
- EDA 技术
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CANH、CANL 成对绕制，差分信号损耗小，抑制共模干扰
禁止把 TVS 放在共模电感**后端（靠近收发器一侧）**，防护效果会大幅下降。 ...
匹配总线特性阻抗，抑制信号反射；总线上两个 120Ω 并联，等效 60Ω 差分负载。 ...
CANH/CANL 串小限流电阻（几十 Ω，10~30Ω），配合 TVS 做限流保护，不要太大，太大差分压降会导致通信异 ...
MCU 上电顺序要注意：先给收发器上电，再释放休眠，避免上电瞬间乱发报文。 ...
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