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gaochy1126

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这个社会混好的两种人:一是有权有势,二是没脸没皮的。
异步FIFO的FPGA实现
2026-1-31 23:13
  • EDA 技术
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  需要对异步FIFO的关键路径进行时序约束,特别是跨时钟域的数据传输路径。  
  由于读写指针分别在不同的时钟域中,不能直接比较它们来判断FIFO的空满状态。需要将写指针同步到读时钟域来 ...  
  异步FIFO的核心在于处理不同时钟域之间的数据传输。读写指针分别在不同的时钟域中生成 ...  
IIC总线的FPGA实现
2026-1-31 23:11
  • EDA 技术
  • 18
  • 19
  FPGA实现时,需根据实际需求选择合适的时钟分频来生成所需的SCL时钟频率。  
  I2C通信通常采用状态机来管理各种操作,如空闲态、起始态、数据传输态、应答态、停止态等。 ...  
  I2C协议对时序要求严格,包括起始条件、停止条件、数据传输、应答位等。  
  当需要输出低电平时,将信号拉低;当释放总线时,信号应处于高阻态(z),由上拉电阻将其拉高。 ...  
  FPGA的I2C接口通常使用inout类型的信号来实现SDA和SCL,通过三态门控制输出状态。 ...  
  为了实现“线与”逻辑,SDA和SCL都需要通过上拉电阻(通常为4.7kΩ~10kΩ)连接到电源,使得总线在空闲时为 ...  
FPGA中亚稳态
2026-1-31 23:09
  • EDA 技术
  • 24
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  在FPGA设计中,必须重视亚稳态问题,尤其是在跨时钟域和异步信号处理中  
  亚稳态的发生概率与系统MTBF(平均无故障时间)相关。增加同步器级数可以提高MTBF,从而降低亚稳态导致的故 ...  
  在设计阶段应明确跨时钟域路径的时序约束,避免在关键路径上出现亚稳态风险。 ...  
  在跨时钟域数据传输中,使用FIFO或握手机制可以有效减少亚稳态风险。 ...  
  对于异步复位信号,应采用“异步检测 + 同步释放”的方式,并通过多级寄存器处理以避免亚稳态。 ...  
  通过在异步信号路径上插入多个触发器 ,可以显著降低亚稳态传播的概率。 ...  
  在极端情况下,亚稳态可能导致系统崩溃或不可预测的行为。  
  如果亚稳态信号进入组合逻辑或下一个寄存器,可能引发更大范围的错误 ...  
  可能导致后续逻辑判断错误,引发系统功能异常  
  亚稳态输出可能表现为毛刺、振荡或中间电压值  
  触发器输出会进入一个不确定的状态,表现为在一段时间内处于“0”和“1”之间的振荡状态,直到最终稳定到某 ...  
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