ESP-NOWs使用小坑
2026-3-31 21:44
- Arduino
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ESP-NOWs可以
PCB Layout设计规范
2026-3-31 21:44
- EDA 技术
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线宽根据电流计算（参考PCB载流能力表），最小线宽/间距≥4mil（0.1mm），高压/大电流线需加宽 ...
模拟地与数字地分开（通过单点接地或磁珠隔离），高频电路采用接地平面（GND Plane）减少阻抗；大电流器件 ...
静电防护（ESD）器件需靠近输入/输出端口（如USB、HDMI接口），直接将静电能量泄放至地，避免影响内部电路 ...
同一功能模块（如电源、信号处理、接口电路）的元器件相对集中，减少跨区域走线；强弱信号、数字/模拟电路 ...
Verilog设计分频器
2026-3-31 21:42
- EDA 技术
- 16
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在Verilog中设计分频器时，需关注时序逻辑、计数器行为、占空比控制及综合兼容性等问题 ...
分频系数N需通过计数器循环计数实现（如0~N-1），确保计数器在达到N-1时翻转输出时钟，避免计数溢出或未达 ...
需利用时钟双边沿（上升沿+下降沿）计数，通过两个计数器（分别在上升沿和下降沿触发）生成时钟，再通过或/ ...
Verilog分频器设计的核心是计数器逻辑的正确性和时序行为的可预测性，需通过非阻塞赋值、完整计数范围、同 ...
状态机的Verilog写法
2026-3-31 21:30
- EDA 技术
- 18
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避免复杂运算或非标准语法
将状态机逻辑与数据路径分离，复杂状态机可拆分为多个子模块，提升可读性 ...
在Verilog中实现状态机时，需遵循严格的编码规范以确保综合工具正确识别、避免逻辑错误（如锁存器、毛刺） ...
单进程状态机易因赋值方式（阻塞/非阻塞）不当产生锁存器，且可读性差，不推荐用于复杂设计 ...
Verilog状态机设计的核心是规范编码和避免综合工具陷阱，通过参数化状态、多进程结构、完整分支逻辑和正确 ...
异步FIFO的FPGA实现
2026-3-31 21:28
- EDA 技术
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禁止在空状态下读取（避免无效数据）或满状态下写入（避免数据覆盖），需通过空满标志严格控制读写使能信号 ...
对读写时钟进行时序约束，确保跨时钟域同步器的建立/保持时间满足要求；
避免过度使用FPGA资源（如LUT、触 ...
即使使用格雷码和同步器，仍需遵循“保守设计”原则：允许空满标志短暂误判（如虚满/虚空），但禁止漏判 ...
读写指针分属不同时钟域，直接比较会导致亚稳态（Metastability）。需将指针通过格雷码转换和多级触发器同 ...
FPGA学习的一些误区
2026-3-31 21:27
- EDA 技术
- 18
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无法利用FPGA的并行处理能力优化设计，面对时序问题、资源冲突等实际问题时束手无策，长期停留在初级阶段。 ...
FPGA设计是并行的，HDL描述的是硬件电路逻辑而非指令序列，最终会被综合为门级网表（逻辑门和连线）。软件 ...
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