模拟电路，华为内部培训教材
2024-12-22 11:40
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看看怎么样吧
FPGA PCIe高性能加速平台 FPGA阵列 SRIO RapidIO 集成CPCIe/VPX系统
2020-5-27 12:28
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跑起来性能如何啊，兄弟。
XILINX VIRTEX 6型号XC6VLX365T高性能计算板适合图像处理AD/DA采集
2019-7-30 19:31
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现在搞出来的板子，PCIE读写性能如何？
MCU通过SPI读写FPGA内部例化的RAM核数据
2018-4-20 16:50
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这个问题其实搞复杂了，你就是想把RAM里面的数据读出去而已，既然你的SPI速度比较低的话，你完全可以在收到 ...
2块板子通信，如何使时钟同步【求助】
2016-11-16 19:58
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串行数据速度不高的话用时钟恢复把时钟恢复出来即可同步，要是速率较高建议上收发器了。 ...
这个式子该怎么表示。
2016-6-12 09:18
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首先，FOR循环在verilog里面会被直接展开，编译器一般支持，但两个FOR嵌套的做法不好，起码巨耗资源，不要 ...
FPGA如何把内部驱动时钟输出驱动外部芯片
2016-5-28 11:36
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1、逻辑分析仪是FPGA自带的IP实现的，xilinx 一般是chipscop，altera是signal tap，可百度相关资料，蛮多的 ...
请推荐支持ETHERCAT的PFGA
2020-5-6 13:18
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骏龙科技的FAE到公司来宣讲的，他是按数量收费的，而不是IP核一次授权。
ALTERA有一个ETHERCAT的解决方案，提供一个从站IP，硬件上要外挂一个ID芯片，具体你可以问FAE，ARM倒是很多 ...
FPGA内部的块RAM如何实现大容量双口RAM
2016-3-29 16:47
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按照FPGA的内部结构，BRAM是一列一列的均匀分布在里面的，你要全部连起来形成一个DPRAM，估计只能用代码来 ...
Altera sopc的pci ip核开发
2016-3-29 16:40
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你要把你的模块封装成AVALON slave的接口挂在PCI上面就行了。
在FPGA中为何要区分数字电和模拟电呢？
2016-3-29 16:26
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这个问题问的很奇怪哦，是不是把核心电压和BANK电压理解错了？
普通信号上BUFG当复位和使能信号求助
2016-3-31 13:41
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楼主的复位、使能信号前面是否有取反或其他的操作，如果有建议你在输入BUFG之前处理，然后再输入到BUFG。 ...
EtherCAT、RGMII千兆网、光纤SFP、图像算法——2016第2说
2016-5-7 00:13
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楼主应该搞个重点的讲讲，比如GTP的时钟校准原理，序列是如何设置，长度等等，还要通道捆绑是怎么回事？？ ...
Xilinx GTP/GTX是什么电平标准
2018-3-29 14:29
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在约束文件里只要指定其PIN脚位置即可，无需指定电平标准，输出摆幅是可以设置的。 ...
管脚约束问题
2016-2-15 15:17
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这个应该是由每个的BANK电压决定的。。
DDR3的IP核中UI一侧的时序问题
2016-5-8 17:15
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首先你可以用IP的自带testbench仿真看下，其次你要认真研究下DATASHEET关于UI接口的使用说明。 ...
《FPGA设计技巧与案例开发详解-第二版》全套资料包
2023-5-3 17:19
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，感谢分享。
回复看下，看好不好咯。。
求助：pcie核综合报错
2015-10-9 15:12
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你添加example的，sim文件夹不要加进来。。。
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